使用或不使用get_full_name()创建uvm_reg_field有什么区别?

时间:2018-08-12 14:18:27

标签: system-verilog uvm

两者之间有什么区别

this.ModuleEn=uvm_reg_field::type_id::create("ModuleEn");

this.ModuleEn=uvm_reg_field::type_id::create("ModuleEn",,get_full_name());

我看不出仿真结果有何不同。

1 个答案:

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create()的第二个和第三个参数会影响对工厂替代的查找。如果您没有覆盖(对于RAL模型而言是典型的),则这些参数不会有任何区别。

如果要在uvm_component中创建覆盖的上下文,则使用第二个参数。第三个参数用于通过字符串路径设置上下文,在这种情况下,该字符串路径是由寄存器的路径设置的。