Question

基本上，我必须用vhdl编写一个大学项目。主要问题在于，在一个过程中，我需要为std_logic信号分配一个“ 1”值，以便可以启动第二个过程。我知道对信号的分配是在下一个时钟周期。但是问题是我需要创建一个可综合的硬件组件，因此我不能真正使用wait语句。所以这是一个问题：我如何不使用wait语句而等待一个时钟周期？

Answer 1

您需要使用具有以下结构的计时过程。设置start_signal后，Process_2将在时钟周期开始。

process_1 : process(clock)
begin
  if rising_edge(clock) then
    start_signal <= '1';
  end if;
end process;

process_2 : process(clock)
begin
  if rising_edge(clock) then
    if start_signal then
      --do stuff
    end if;
  end if;
end process;

如何在不使用vhdl

1 个答案: