Question

我在理解为什么使用下面的寄存器模块得到不同结果时有些麻烦。

module register (clk, rst, ld, din, dout);
   input clk;
   input rst;
   input ld;
   input [3:0] din;
   output reg [3:0] dout;

   always @(posedge clk or posedge rst) begin
      if(rst) dout  = 4'b0;
      else if(ld) dout <= din;
      else dout <= dout;
   end

endmodule // rgister

module controller(clk, rst, ldI);
   input  clk;
   input  rst;
   output ldI;

   reg [2:0]   ps, ns;

   always @(posedge clk or posedge rst) begin
      if(rst) ps <= 3'b0;
      else ps <= ns;
   end

   always @(ps) begin
      case(ps)
    3'b000 : ns <= 3'b001;
    3'b001 : ns <= 3'b010;
    3'b010 : ns <= 3'b011;
    3'b011 : ns <= 3'b100;
    3'b100 : ns <= 3'b101;
    3'b101 : ns <= 3'b110;
    3'b110 : ns <= 3'b111;
    3'b111 : ns <= 3'b000;
      endcase // case (ps)
   end // always @ (ps)

   assign ldI = (ps == 3'b001) ? 1'b1 : 1'b0;

endmodule // reg_controller

module datapath (clk, rst, ldI, din);
   input clk;
   input rst;
   input ldI;
   input [3:0] din;

   register Ireg (clk, rst, ldI, din);

endmodule

module top (clk, rst, din);
   input clk;
   input rst;
   input [3:0] din;

   wire        ldI;

   datapath   dp (clk, rst, ldI, din);
   controller cp (clk, rst, ldI);

endmodule // top

module tb;
   reg clk, rst;
   reg [3:0] din;
   reg       ld;

   initial begin
      rst = 1'b1;
      clk = 1'b0;
      din = 4'b0;
      ld  = 1'b0;
   end

   top      uut (clk, rst, din);
   register r   (clk, rst, ld, din);

   always #5 clk = ~clk;

   initial begin
      #21 rst = 1'b0;
      din = 4'h1;
      @(posedge clk);
      din = 4'h2;
      ld = 1'b1;
      @(posedge clk);
      ld = 1'b0;
      din = 4'h3;
      @(posedge clk);
      din = 4'h4;
      @(posedge clk);
      din = 4'h5;

      #50;

      $finish;
   end // initial begin


endmodule

这是波形输出：

在上面的波浪中，蓝色是tb中的“ r”，绿色是数据路径中的Ireg。我去除了数据路径和控制器中的大部分内容，以缩小我遇到的这种时序问题。

我希望Ireg包含值2。我可以对此进行哪些调整？我已经尝试过在寄存器模块中使用时钟的延迟，但是它不起作用，但是我不认为这是正确的解决方案。

谢谢

Answer 1

问题是您的tb模块。您对@(posedge clk)上的输入进行了阻塞分配，这会在您的寄存器中产生种族。也可以在tesbench中使用非阻塞分配，或更改为negedge

Verilog-定时信号出现故障

1 个答案: