标签： visual-studio-code vscode-settings
我已经下载了VSCode并安装了Verilog扩展。 阅读VsCode手册后，应在Make命令中进行构建。
首先，我创建了一些Verilog文件。
然后，我使用verilog命令的编译命令创建了一个MakeFile。
在“终端”窗口中，我写：
制作
我得到的唯一答复是类似这样的“无法识别”
我在这里错过了一些步骤吗？