我不再遇到这个问题，这个问题是为了澄清一个疑问。
我正在使用Vivado 2018.1，并且正在使用内置的模拟器进行模拟。由于项目中的某些要求，我的文件是VHDL2008。我有一个基本的BRAM模块，我在名为cell的模块中多次实例化。这些是我的资料：
Sources
另外，这些库如下： Library structure
这种合成很好，当我尝试运行合成后时序仿真时，出现标题中提到的错误：
ERROR: [XSIM 43-3225] Cannot find design unit work.cell in library work located at xsim.dir/work.
或
ERROR: [XSIM 43-3225] Cannot find design unit xil_defaultlib.cell in library work located at xsim.dir/work.
根据我保存的cell库。
我的文件确实添加到了仿真集中，并且我已经将正确的模块设置为仿真的顶部模块。
正如您所见，我注意到，在synthesized netlist中，顶部模块的名称为/cell。
当我将模块名称从cell更改为ram_cell甚至是foo_bar时，此问题已解决。我想知道为什么会这样，如果因为cell是vivado的保留字，那么是否会发生所有事情。
