Verilog中此运算符`=>`的含义是什么

Question

我正在查看处理器zet的一些代码。但是，我被困在这里。我无法理解这样的代码：

if (FROMCE)
  ( CENeg => DQ0 ) = tpd_CENeg_DQ0;

我在Google上搜索了=>运算符，但没有任何用处...有人可以帮助我吗？

非常感谢！

最好的问候

Answer 1

这是取决于状态的模块路径延迟。如果FROMCE为真，则存在从CENeg到DQ0 with a delay of tpd_CENeg_DQ0的路径，请参阅1800-2017 LRM部分30.4.4.2

中的示例。