Question

我试图根据输入将std_logic_vector的某些部分复制到另一个位置（索引）。这可以在Vivado中合成，但我想使用另一个工具（SymbiYosys，https://github.com/YosysHQ/SymbiYosys）进行形式验证。 SymbiYosys可以使用Verific作为前端来处理VHDL，但Verific不接受这一点。这是一小段代码，可以重现问题。 Verific抱怨＆＃34;左范围界限不恒定＆＃34;。那么，是否有一种解决方法可以让Verific接受这样的可变范围分配？

我已经发现这篇帖子VHDL: slice a various part of an array建议使用循环并为每位分配值，但我现在宁愿不改变我的代码，因为它与Vivado一起工作。此外，我认为这样的循环会损害代码的可读性，也许会影响实现效率。因此，我正在寻找一种不同的方法（可能是将此错误转换为警告或不太严格的代码修改的方法）。

library IEEE;
use IEEE.STD_LOGIC_1164.all;
use IEEE.NUMERIC_STD.all;

entity test is

port(
    clk         : in std_logic;
    prefix      : in std_logic_vector(  8*8 -1 downto 0);
    msgIn       : in std_logic_vector(128*8 -1 downto 0);
    msgLength   : in integer range 1 to 128;

    test_out    : out std_logic_vector((128+8)*8 -1 downto 0)
);

end test;

architecture behav of test is
begin

process (clk)
begin
    if rising_edge(clk) then

        test_out <= (others => '0');
        test_out((msgLength+8)*8 -1 downto msgLength*8) <= prefix;
        test_out( msgLength   *8 -1 downto           0) <= msgIn(msgLength*8 -1 downto 0);

    end if;
end process;

end behav;

Answer 1

应该进行一些改动（如果您的工具支持srl和sll运算符）。首先，将您的消息左移（左移），将其与您的前缀左移，最后右移：

process (clk)
    variable tmp1: std_logic_vector(128*8 -1 downto 0);
    variable tmp2: std_logic_vector((128+8)*8 -1 downto 0);
begin
    if rising_edge(clk) then
        tmp1 := msgIn sll (8 * (128 - msgLength));    -- left-align
        tmp2 := prefix & tmp1;                        -- left-pad
        test_out <= tmp2 srl (8 * (128 - msgLength)); -- right-shift
    end if;
end process;

备注：

如果您的工具不支持srl上的sll和std_logic_vector运算符，请尝试使用bit_vector。 srl和sll已在1993年的标准中引入。例如：

process (clk)
    variable tmp1: bit_vector(128*8 -1 downto 0);
    variable tmp2: bit_vector((128+8)*8 -1 downto 0);
begin
    if rising_edge(clk) then
        tmp1 := to_bitvector(msgIn) sll (8 * (128 - msgLength));
        tmp2 := to_bitvector(prefix) & tmp1;
        test_out <= to_stdlogicvector(tmp2 srl (8 * (128 - msgLength)));
    end if;
end process;

合成结果可能庞大而缓慢，因为这种具有88个可能的不同移位的1088位桶形移位器是一种怪兽。
如果您有时间（我的意思是几个时钟周期）来执行此操作，则可能有更小更有效的解决方案。

如何在VHDL中编写具有输入相关范围的std_logic_vector赋值？

1 个答案: