Xilinx ISE“无法直接访问内存Q”

Question

这是什么错误，我应该寻找什么？

Answer 1

我完成后遇到了这个错误：

wire Q[3:0]当我应该wire [3:0] Q;

时

Answer 2

在Xilinx Vivado下，如果您导入SystemVerilog代码并且未在系统导航器中设置源代码类型，则会出现错误。 Vivado默认使一切都是基本的Verilog，尽管如果文件类型是SystemVerilog，Verilog中的所有内容都会很好地合成，反之则不然。