标签： verilog simulation xilinx-ise
我在ISE项目中有一个Verilog模块。我使用了来自IP核的乘法器和加法器，它在模拟时正常工作。当我尝试生成post-translate模型时会出现问题：在作为输出生成的verilog代码中，存在多个syntaxis错误。当我尝试运行模拟时，我有以下错误： 不允许空参数分配 正如我所说，这个错误发生在自动生成的代码中。与LUT关联的所有模块都是在没有init参数的情况下实现的，这是必需的。我确信问题出在IP核的内核而不是我的代码中。我该如何解决？ 谢谢！