顺序元素未使用,将在vivado

时间:2018-06-04 08:12:27

标签: verilog fpga xilinx synthesis vivado

我收到一条警告说[Synth 8-3332]顺序元素(\ i_data_1_vect_1_reg [31])未使用,将从vivado中的模块cg_top中删除。但模拟工作正常。如果有人分享为什么这些警告会发生,即使我正在使用这些寄存器以及如何解决它,我会很棒。

1 个答案:

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有两种可能性: 寄存器不需要,因此可以删除。最常见的原因是:

  • 未使用输出。
  • 输出始终具有相同的值,可以用常量1或0替换。
  • 还有另一个(通常是相邻的)寄存器,它总是具有相同的值,因此复制了该寄存器的输出。

不幸的是,有一些罕见的案例,其中Vivado报告删除,但实际上没有删除任何内容。找到确定的唯一方法是打开合成设计并检查原理图(视觉上,这可能需要很长时间),如果确实已删除了寄存器。
正如我所说,这些是罕见的案例。如果您对HDL缺乏经验,我的钱就是不需要注册。

无论消息是什么,我总是发现实际生成的逻辑是正确的。