我正在从事涉及莱迪思XP2-30E FPGA和模数转换器AD9238的项目。从广告转换器的CLK到DATA的传播延迟在数据表中指定为:
此外,电路板延迟
FPGA的主时钟(80MHz / 12.5ns)从内部时钟分频器分配,用于为ADC生成时钟。
如何针对ADC时钟指定FPGA数据端口的设置和保持时间?我做了几次没有成功的尝试。我用于指定INPUT_SETUP
的电子表格/定时首选项视图如下图所示
从图中可以看出,我只能使用clk80作为参考(这是时钟分频器的输出)。由于从时钟分频器到FPGA输出引脚的延迟,该时钟与驱动AD转换器的时钟之间存在相当大的相移。如何在指定首选项时考虑此延迟?