在verilog中声明原语时出错

Question

以下是我使用原语：

为2对1多路复用器编写的源代码

primitive mux_2 (output out,
                input in1, in2, s);
table
  //in1 in2 s   : out
  ? ?   x   :   0;
  1 ?   0   :   1;
  0 ?   0   :   0;
  ? 0   1   :   0;
  ? 1   1   :   1;
endtable

endprimitive

然而，编译代码会给我这个错误：

  

第1行：语法错误。我放弃。

我已经按照书写了这段代码，我不确定语法错误是什么。任何帮助将不胜感激

Answer 1

根据this规范，您的代码应如下所示：

primitive mux_2 (out, in1, in2, s);
    output out;
    input in1, in2, s;
    table
    //in1 in2 s   :  out
      ?   ?   x   :   0;
      1   ?   0   :   1;
      0   ?   0   :   0;
      ?   0   1   :   0;
      ?   1   1   :   1;
    endtable
endprimitive