使用＆＃39;。＆＃39;在`include指令内

Question

我遇到了一些类似的代码：

`include "./some_path/some_file.svh"

这相当于：

`include "some_path/some_file.svh"

LRM声明相对路径被认为是从编译器的当前工作目录或用户指定的位置开始，所以我希望＆＃39;。＆＃39;可以替代任何这些路径。

我猜测的目的是指定一条相对于包含文件的位置的路径，而某人并不真正理解他们在做什么。

Answer 1

这将取决于操作系统，而不是SystemVerilog LRM的一部分。 ./通常意味着仅搜索当前工作目录而不是搜索路径的重复。