Verilog级联，0位长度

Question

我定义了一个分配。在一些配置中，一个字段的长度为0位。 E.g。

assign fullSig = {couldExist[`COULDEXIST_RNG],doesExist[`DOESEXIST_RNG]};

如果`COULDEXIST_RNG设置为0:0，这是否允许？

Answer 1

从我的评论中你会发现，实际上不可能声明零长度寄存器或电线。有一种方法来虚拟出一个连接元素。假设您有{a, b, c}，如果您希望在某些情况下没有b，那么您可以写{a, {FLAG{b}}, c}，其中FLAG是一个参数设置为0或1。零重复级联被视为具有零长度。但是，b仍然必须在某处宣布。