Verilog，gtkwave out [3]，out [2]，out [1]，out [0]

Question

你好我刚写了一段代码：

//MUX 4-bit 2:1 execise2
module mux_2_1_4_bit (out, a, b, sel);
    output  [3:0]        out;
    input         [3:0]   a;
    input         [3:0]   b;
    input                 sel;

    assign out[0]=sel?a[0]:b[0];
    assign out[1]=sel?a[1]:b[1];
    assign out[2]=sel?a[2]:b[2];
    assign out[3]=sel?a[3]:b[3];

endmodule

使用testbench：

/MUX 4-bit 2:1 execise2 test_bench

module t_exercise2;
    wire [3:0] out;
    reg  [3:0] a;
    reg  [3:0] b;
    reg              sel;
    mux_2_1_4_bit kilimantzaro (out, a, b, sel);

     initial
            begin
             $dumpfile ("t_exercise2.vcd");
             $dumpvars (0,t_exercise2);

               sel=0;

               a=0;
               b=1;

            #10 sel=1;
            end

            initial #20 $finish;
    endmodule

因为它是我在verilog中的第二个代码，我怎么能看到gtkwave中的输出[3]，out [2]，out [1]，out [0]，如果我在代码或gtkwave中改变了什么？ 谢谢你的帮助！ ：）

Answer 1

我使用icarus verilog，我猜测程序是一样的，所以只做gtkwave t_exercise2. vcd 在命令提示符下 和 使用assign out = selection? a:b;