为什么assign语句没有用sum值更新?

时间:2017-10-31 17:18:59

标签: verilog system-verilog system-verilog-assertions

logic [31:0] sum_count;

// cnt0和cnt1是24位信号

案例1:

assign sum_count = (cnt0 & {8'b0,{24{en0}}}) + (cnt1 & {8'b0,{24{en1}}});

案例2:

assign sum_count = (cnt0 & {8'b0,{24{en0}}});

对于en0 = 1的条件,en1 = 0; 我在模拟中看到的是sum_count保持" 0"而对于案例2,sum_count正在正确更新。 我该如何调试问题?

1 个答案:

答案 0 :(得分:0)

更好的方法是写

{{1}}