Verilog - 从多个块中引导reg

Question

我目前正在Verilog中编写UART通信环境 在我的传输缓冲区的设计过程中，我需要一个信号与缓冲区通信，校验和已经过正确验证，并且可以继续向TX单元发送实际字符，一次一个。 这个标志被编码为reg，因此我插入了相关的代码部分。

//Block for continuously checking the checksum flag                                   
always @(posedge checksum_trigger)
    begin
        sum256_ok = 1;

     end   

checksum_trigger是来自另一个模块的输入信号，专用于计算校验和本身。

我在做什么，是：

BUF_TX_CHECKSUM:
            begin

                if (RTS_n==0) begin
                    TX_data_int = checksum_buff;

                    sum256_ok = 0;
                    TX_trigger_int = 1;
                    buf_state = BUF_IDLE;
                    end
                    else buf_state = BUF_TX_CHECKSUM;
            end

即。我将Checksum的VALUE发送到发射器后，我想将标志返回到未验证的值

Vivado告诉我以下内容：
[DRC MDRV-1]多个驱动程序网络：Net OB1 / sum256_ok有多个驱动程序：OB1 / sum256_ok_reg / Q和OB1 / sum256_ok_reg__0 / Q。
我没有足够的经验来解决这个问题，但我认为sum256_ok应该是一个让系统知道它是共享线路的电线？