关于reg和＆amp;的Verilog混淆操作者

Question

第一次使用verilog我看到了一个非常令人困惑的例子。

reg wrsigbuf, wrsigrise;

always @(posedge clk)
begin
  wrsigbuf <= wrsig;
  wrsigrise <= (~wrsigbuf) & wrsig;
end

我的问题是：

在这种情况下，
1. wrsigrise变得越来越高。
2. &运算符的用途是什么，~wrsigbuf和wrsig都不高，wrsigrise为高？只要~wrsigbuf很高，wrsigbuf永远不会很高，对吧？

Answer 1

好的，我可能只是自己回答

＆＃39; wrsigrise＆＃39;将成为1＆＃39; wrsig＆＃39;从0到1，而＆＃39; wrsigbuf＆＃39;仍处于上一期由“wrsig”指定的时期。为0