如何使用特定的音序器附加UVM序列?

时间:2017-08-19 07:59:01

标签: system-verilog sequences uvm

我有3个序列和4个序列。

我想要

  1. sequencer 1运行sequence1,
  2. sequencer 2运行sequence1,
  3. sequencer 3以序列顺序运行sequence2,sequence3。
  4. sequencer 4以顺序顺序运行sequence1,sequence2。
  5. 这样做的一种方法是在测试类

    {{1}}

    如何在内部测试中对每个测序器进行相同的操作?

1 个答案:

答案 0 :(得分:1)

你所写的是做你想做的最好的方法(在fork之前提出异议并在join之后放弃之后)。所有其他方法都难以在fork之前或join之后添加其他序列。

您可以使用uvm_config_db设置每个音序器的“default_sequence”,但是您需要为sequencer3和4创建另一个序列层,以所需的顺序启动sequence1和2。您还需要在每个默认序列中处理提升/降低异议。

另一种选择是使用通用序列发生器而不是使用通用序列发生器,您可以定义序列发生器并覆盖run_phase以启动每个序列或序列序列。