迷你处理器的FSM卡在分支相等的循环中

时间:2017-08-07 08:55:52

标签: verilog pipeline system-verilog processor fsm

我们正在编写一个迷你处理器,根据写入其内存的指令解析信息。

我们的测试平台中的第一条指令(内存中的地址0)是一个 while循环,写成一个等于if (delimeter == 0) jump 0的分支。

为了区分等待分隔符的情况和分支相等的一般情况(或分支不相等),我们添加了一个特定的waiting_for_delimeter信号,但是指令获取需要一个时钟周期,因为管道插入一个NOP(对于采用的分支没有操作指令,在下一个时钟中,waiting_for_delimeter不能为1,因为它“看到”了NOP而不是分支相等的指令。

有人可以帮助我们解决这个问题吗?

谢谢!

Simulation Waves

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