Question

如何使用generate语句在SystemVerilog中生成许多关联数组？

e.x。

这是一个关联数组声明

logic [8-1:0] memory [*];

如何在不编写手册的情况下生成其中的10个？

Answer 1

您不使用生成语句。您可以拥有数组数组

logic [8-1:0] memory [10][int];

P.S。我强烈建议使用永远不要使用[*]作为索引类型，而是使用[int]或其他一些现有数据类型。 [*]用于向后兼容旧语言，使用它会阻止您访问SystemVerilog的全部功能。