标签： vhdl
我希望有一种优雅的方式为实体添加逻辑分析仪（xilinx fpgas的chipcope）。与ug936中描述的一样，可以为信号添加属性（可在第10页上看到）。这告诉Vivado保留信号名称（或多或少），以便我可以将它们添加到逻辑分析仪核心。 所描述的方法具有以下缺点：我需要手动为我想要跟踪的每个信号执行此操作。这使得这种方法非常容易出错。
vhdl中是否有可能在实体中获取所有声明的信号并迭代它并在循环中分配属性？