Question

考虑具有两个IP核ip1.v和ip2.v的设计，每个IP核声明一个（不同的）具有相同名称的模块。

例如，ip1.v：

的内容

module ip1 (input A, B, C, output X);
  wire T;
  mygate gate_0 (.I0(A), .I1(B), .O(T));
  mygate gate_1 (.I0(T), .I1(C), .O(X));
endmodule

module mygate (input I0, I1, output O);
  assign O = I0 & I1;
endmodule

ip2.v的内容：

module ip2 (input A, B, C, output X);
  wire T;
  mygate gate_0 (.I0(A), .I1(B), .O(T));
  mygate gate_1 (.I0(T), .I1(C), .O(X));
endmodule

module mygate (input I0, I1, output O);
  assign O = I0 | I1;
endmodule

然后是使用两个IP核（top.v）的顶级模块：

module top (input A, B, C, output X, Y);
  ip1 ip1_inst (.A(A), .B(B), .C(C), .X(X));
  ip2 ip2_inst (.A(A), .B(B), .C(C), .X(Y));
endmodule

我如何处理这样的设计，以便每个IP核看到它自己的mygate版本？

Answer 1

对于这样的情况，有必要阅读并详细说明两个IP内核作为单独的设计，然后通过将各个IP内核的两个设计“导入”到顶层设计中将它们全部链接在一起：

# Read IP core 1
read_verilog ip1.v
hierarchy -top ip1
design -stash ip1

# Read IP core 2
read_verilog ip2.v
hierarchy -top ip2
design -stash ip2

# Read top level and link design
read_verilog top.v
design -import ip1
design -import ip2
synth -top top

命令design -import ip1将从ip1设计导入模块mygate和ip1，但会将mygate重命名为ip1.mygate。同样，design -import ip1会将mygate从ip2重命名为ip2.mygate。

如何使用多个包含与Yosys具有相同名称的模块的IP内核

1 个答案: