Yosys在2d接口

Question

我在Yosys的2D界面声明中得到“语法错误”，即使是“-sv”标志。

有没有办法让Yosys接受下一个语法？

module somename #(
     parameter WDT = 3,
     parameter CNT = 2
) (
     input [WDT-1:0] in_a [CNT-1:0],
     output [WDT-1:0] out_b [CNT-1:0]
);

谢谢！

Answer 1

Yosys的read_verilog -sv仅支持SystemVerilog的一小部分。不支持阵列端口。

如果您可以访问Verific库，那么您可以构建具有Verific支持的Yosys并使用它来阅读SystemVerilog源：

verific -sv test.sv
verific -import somename