标签： verilog header-files
我是verilog编程的新手。假设我有两个.v文件 - module1.v，而module2.v-和module2.v有一个module1的实例，例如module1 m1（输入...输出..）
我在Mac上使用veriwell。目前，唯一的方法是打开终端并输入“$ veriwell module1.v module2.v”。我在想，有没有更简单的方法呢？而不是在命令行中键入所有模块，无论如何将所有模块放在头文件中并将其包含在.v文件中？
谢谢！
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