标签： vhdl
我在vhdl中使用结构建模编写代码，用于4 tap fir过滤器。因为我已经使用乘法器进行端口映射。但是根据综合报告，乘法器的单独延迟超过了FIR滤波器的延迟。是否可能..？或者某些东西是错误的，因为报告中有一些警告。请帮助