Question

我正在针对Virtex 6主板在ISE 14.7（Xilinx）中合成我的vhdl代码。

我正在合成的其中一个模块是：

Synthesizing Unit (blk_combined). 
Related source file is "C:\Users\user1\Desktop\project\blk_combined.vhd". 
Found 20-bit register for signal (y). 
Summary:no macro. 
Unit (blk_combined) synthesized.

知道这是一个输出端口。尽管这个块包含乘法，加法，减法......但是总结中没有宏推断是什么意思？即使块正在对输入进行某些算术运算，通常也没有总结宏吗？

Answer 1

除非在{"blocks":[{"t":"Para","c":[{"t":"Strong","c":[{"t":"Str","c":"(foo)"}]},{"t":"Space"},{"t":"Str","c":"bar"}]}],"pandoc-api-version":[1,17,0,5],"meta":{}}[1]+的子模块中实现算术运算和寄存器，否则它们将被列在那里。

这是一个例子。

blk_combined

如果没有算术运算和寄存器，＆＃34;没有宏＆＃34;非常正常。

Synthesizing Unit <mult_9x9>.
    Related source file is "../rtl/mult_9x9.v".
    Found 9x9-bit multiplier for signal <out>.
    Summary:
    inferred   1 Multiplier(s).
Unit <mult_9x9> synthesized.

Synthesizing Unit <multiplier_top>.
    Related source file is "../rtl/multiplier_top.v".
    Found 9-bit register for signal <in0_reg>.
    Found 9-bit register for signal <in1_reg>.
    Found 18-bit register for signal <out_reg>.
    Summary:
    inferred  36 D-type flip-flop(s).
Unit <multiplier_top> synthesized.

可以做的第一件事是检查同一日志文件的以下部分。

Synthesizing Unit <add024>.
    Related source file is "../rtl/add024.v".
    Summary:
    no macro.
Unit <add024> synthesized.

如果仍然缺少某些宏，Xilinx ISE中的RTL Schematic可能会有所帮助。由于此原理图是在优化阶段之前创建的，因此它应该反映RTL包含的内容。

Xilinx FPGA上的综合概述没有宏

1 个答案: