你如何获得未知宽度的参数？

Question

我想要一个设计宽度未知的参数 像VHDL这样的泛型。

Generic (xyz : std_logic_vector);

这是怎么做到的？

Answer 1

Verilog参数假定分配给它们的值的宽度。

module foo();
parameter xyz = 1'b0;
initial $display("%m %b",xyz); // display foo 0 by itself
endmodule
module top;
foo #(3'b0) f1(); // will display top.f1 000
foo #(4'b0) f1(); // will display top.f2 0000
endmodule