Vivado中的自动语法检查不适用于测试平台？

Question

当我在Vivado（项目模式）中编辑VHDL测试平台（模拟源）时，背景语法检查似乎被禁用：缺少分号或未定义信号等明显的语法错误没有用粗糙的红线加下划线（如同所有设计一样）源）。

有没有办法激活测试平台的自动后台语法检查？可能还有其他原因导致某些文件没有经过语法检查吗？

Answer 1

这似乎缺少功能： Xilinx Forums: No-syntax-highlighting-for-VHDL-testbenches