标签： verilog fpga
我正在学习verilog并且想知道如何在fpga中实现低通滤波器，
我正在寻找大约50Hz的截止频率， 我不知道如何/从哪里开始，
有人能指出我正确的方向来帮助我开始吗？
提前致谢
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到目前为止你尝试了什么？
谷歌很容易回答：
http://jason.sdsu.edu/~ashrafi/PDF/filters_FPGA.pdf http://file.scirp.org/pdf/CS_2015021515483091.pdf