UVM SV：包也包括子包中包含的文件

Question

我的SV-UVM环境构建如下：

Package pkgA;
   `include "file1.sv";
endpackage

Package pkgB;
  `include "file1.sv";
endpackage

Package pkgC;
   import pkgA::*;
   import pkgB::*;

   `include "file1.sv";
   `include "pkgA.sv";
   `include "pkgB.sv";
endpackage

我收到以下错误：

  

file1无法解析，因为它在包pkgA和包pkgB中定义，它们都是通配符导入

我该如何解决这个问题？

Answer 1

尝试将所有文​​件放在与运行目录相同的目录中。我认为这只是编译脚本中的相对路径问题。您需要在调用verilog编译器时设置包含路径。