SystemVerilog优先级修饰符用法

时间:2017-04-28 20:32:39

标签: verilog system-verilog digital-logic register-transfer-level vlsi

我正在阅读有关SV优先级关键字的信息。我在Sutherland撰写的论文中找到了以下例子: enter image description here

如果不使用{priority},我不太清楚为什么我们可以看到模拟合成不匹配。假设我们不使用{priority},{IRQ}总是热门。在这种情况下,即使DC优化掉优先编码器逻辑,sim和合成也应始终匹配。不是这样的吗?在任何时候,IRQ都可以采用4个值中的任何一个。

我不确定我错过了什么。

1 个答案:

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我认为示例中存在错误 - 案例项应为4'b???14'b??1?4'b?1??4'b1???。然后问题归结为您关于IRQ是否为热门编码的假设。 priority关键字告诉综合工具不要假设一热。