假设我们有一个D触发器。 在RTL仿真中（这里没有t_hold和t_setup），如果它的数据输入和clk同时改变，那么输出应该是什么？ clk之前的值或之后的值？
要使它更难， 如果data_in和clock连接到同一条线路。翻牌的输出应该是什么？零所有时间？或一次一个？
我尝试了ModelSim中的最后一个案例，我得到的输出始终为1，而我希望它为0。 我希望RTL仿真中的翻转应该模拟时钟边缘之前的值。
答案 0 :(得分：0)
使用模拟时，您将看到结果取决于此案例在模拟器中如何解释您使用的内容。
正如您在模拟 t_setup = 0 中所写的那样，这意味着您不需要在上升之前的某个时间将信号保持在该级别（触发器应该捕获的内容）（或者时钟信号的边沿，但可以与时钟的上升沿（或下降沿）完全同时应用。
因为你在触发器的输出上看到模拟'1'的所有时间