什么“在sv宏中意味着什么

时间:2017-04-21 11:04:59

标签: system-verilog

我在uvm-1.2 / macros / uvm_object_defines.svh(第1409行)中看到以下代码:

 __m_uvm_status_container.scope.set_arg_element(`"ARG`",i);

"ARG“在这一行中意味着什么?(此代码已从accellera下载。)

1 个答案:

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它允许您将宏参数扩展为字符串。您可以在IEEE 1800-2012 LRM中搜索“”并立即获得问题的完整答案。