在systemverilog中，是否可以条件化参数化类型？

Question

在systemverilog中，我可以条件化参数化类型吗？

我想做类似的事情：

parameter IS_R = 0,
parameter type id_t = IS_R ? r_t : d_t

我的lint程序不喜欢这个，有什么想法吗？这是非法的吗？

Answer 1

不，你不能这样做。 SystemVerilog LRM仅允许两个带有类型参数的操作 - 赋值和相等。您可以尝试使用r = requests.get('http://iframe.ly/api/oembed?url=' + url + '&api_key=' +settings.IFRAMELY_KEY) json = r.json() 构造，但使用条件类型的代码必须位于生成的块内。