我正在尝试使用case语句编写一个属性,直接来自SystemVerilog 2012 LRM。
property p_rate_select (logic [1:0] rate);
case (rate)
2'd0 : $rose(i_ffs_rdcount == 1) |=> $fell(o_telem_fifo_ready_n);
2'd1 : $rose(i_ffs_rdcount == 2) |=> $fell(o_telem_fifo_ready_n);
2'd2 : $rose(i_ffs_rdcount == 3) |=> $fell(o_telem_fifo_ready_n);
2'd3 : $rose(i_ffs_rdcount == 4) |=> $fell(o_telem_fifo_ready_n);
default : 0;
endcase
endproperty
使用QuestaSim 10.4B,我收到以下错误:
**错误:(vlog-13069)checker.sv(196): “case”附近:语法错误,意外情况,期待禁用。
此版本的Questasim不支持案例陈述吗?
答案 0 :(得分:4)
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