使用BUFIO和BUFG到达时钟区域

Question

我需要在Virtex 6中实现一个源同步接收器，它接收来自高速ADC的数据和时钟。 对于SERDES模块，我需要两个时钟，基本上是输入时钟，由BUFIO和BUFR缓冲（推荐）。我希望我的照片能说清楚情况。

Clock distribution

我的问题是，我有一些IOB，这是BUFIO无法达到的，因为它们位于不同的，不相邻的时钟区域。 一位朋友建议使用MMCM并将输出连接到BUFG，BUFG可以到达所有IOB。 这是一个好主意吗？我不能将LVDS时钟缓冲器直接连接到BUFG，而不使用之前的MMCM吗？

我对FPGA体系结构和时钟区域的了解仍然非常有限，所以如果有人有一些好的想法，明智的话或者可能在过去找到类似问题的解决方案，那就太好了。

Answer 1

将MMCM用于外部输入是很常见的，如果只是为了清理信号并实现一些其他不错的功能（例如用于四倍数据速率采样的90/180/270度相移）。

通过7系列，他们推出了可能对您有帮助的多区域时钟缓冲器（BUFMR）。 Xilinx发布了一个很好的答案记录，在以下时间使用时钟缓冲器：7 Series FPGA Design Assistant - Details on using different clocking buffers

我认为你朋友的建议是正确的。

另请参阅此应用说明以获取一些建议：LVDS Source Synchronous 7:1 Serialization and Deserialization Using Clock Multiplication