Question

这是Combinatorial synthesis: Better technology mapping results的后续问题。

我正在使用Yosys（版本0.5+ (git sha1 f13e387, gcc 5.3.1-8ubuntu2 -O2 -fstack-protector-strong -fPIC -Os)）以及以下综合脚本：

read_liberty -lib  my_library.lib
read_verilog test.v
hierarchy -check -top test
proc; opt; memory; opt; fsm -norecode; opt
techmap; opt
dfflibmap -liberty my_library.lib
abc -liberty my_library.lib -script \
    +strash;ifraig;scorr;dc2;dretime;strash;&get,-n;&dch,-f;&nf,{D};&put
hilomap -hicell LIB_TIEHI Y -locell LIB_TIELO Y
clean
write_verilog -noattr -noexpr output.v
stat

...合成以下Verilog代码（test.v）：

module mux4(
    input  i0, i1, i2, i3,
    input  s0, s1,
    output z);
  reg    zint;
  always @(*) begin
    case ({s1, s0})
      2'b00:   zint = i0;
      2'b01:   zint = i1;   
      2'b10:   zint = i2;   
      2'b11:   zint = i3;   
      default: zint = i3;
    endcase
  end
  assign z = zint;
endmodule

module test (
    input a,b,c,d,
    output result
  );
  mux4 inst (
    .i0(a), .i1(b), .i2(c), .i3(d), 
    .s0(1'b0), .s1(1'b0),           # constants here!
    .z(result)
  );
endmodule

综合结果包括LIB_MUX4个实例，S0和S1与两个LIB_TIELO个实例相关联。

为什么Yosys看不到S0和S1是常量并将输出减少到这样的

module test(a, b, c, d, result);
  input a;
  input b;
  input c;
  input d;
  output result;
  assign result = a;
endmodule

代替？

我尝试使用clean -purge，opt_muxtree和opt_clean命令，但没有成功 - 静态LIB_MUX实例始终位于生成的网表中。

Answer 1

如果您希望跨越等级边界进行优化，则需要运行flatten。
您可能希望在运行opt -full之前不久运行techmap，但在运行fsm和share等高级优化之后。
< / LI>
JFYI：如果您没有提供运行测试用例所需的所有文件，那么人们将无法重现您所说的内容。我没有my_library.lib，所以我甚至都不想尝试运行您的代码。

为什么这个MUX有const。输入没有优化掉？

1 个答案: