Question

我是VHDL和Tcl / Tk的新手。直接提问：我想知道如何在Modelsim中使用Tcl / Tk。假设我在Tcl / Tk中什么都不知道，但我有一个完整加法器的以下VHDL代码。我可以用Tcl / Tk做什么，我应该采取什么步骤。我使用的是Quartus Prime标准版和带有Altera Cyclone FPGA的Modelsim。

 LIBRARY ieee;
 USE ieee.std_logic_1164.all;
 USE ieee.std_logic_signed.all;
 ENTITY adder IS
--H&G are 8 bit inputs 
--M is 8-bit output 

PORT (carryin : IN STD_LOGIC;
        X,Y   : IN STD_LOGIC;
        S         : OUT STD_LOGIC;
        carryout: OUT STD_LOGIC);
 END adder;

 ARCHITECTURE Behaviour OF adderk IS 
--SIGNALS ARE VARIABLES THAT WE WILL SIGN OUR OUTPUT VARIABLES TO
Signal Sum : STD_LOGIC;
BEGIN 

    Sum <= X XOR B XOR carryin;
    carryout <= X AND B AND carryin AND (A XOR B);
    M<=Sum;
END Behaviour;

Answer 1

TCL只是与ModelSim环境交互的另一种方式。 TCL不是使用鼠标在GUI中执行操作，而是为您提供了创建脚本以模拟和评估设计的灵活性。你可以看看here，我认为你会发现它非常有用。

如何使用VHDL的Tcl / Tk

1 个答案: