合成时出现警告,无法运行ISim

时间:2017-01-31 14:28:35

标签: verilog xilinx xilinx-ise

module SimpleDDS(DAC_clk, DAC_data);
input DAC_clk;
output [9:0] DAC_data;

// let's create a 16 bits free-running binary counter
reg [15:0] cnt;
always @(posedge DAC_clk) cnt <= cnt + 16'h1;

// and use it to generate the DAC signal output
wire cnt_tap = cnt[7];     // we take one bit out of the counter (here bit 7 = the 8th bit)
assign DAC_data = {10{cnt_tap}};   // and we duplicate it 10 times to create the 10-bits DAC value 
                                     // with the maximum possible amplitude
endmodule
  

警告:Xst:2677 - 顺序类型的节点未连接   阻止。

     

警告:Xst:2677 - 顺序类型的节点未连接   阻止。

     

警告:Xst:2677 - 顺序类型的节点未连接   阻止。

     

警告:Xst:2677 - 顺序类型的节点未连接   阻止。

     

警告:Xst:2677 - 顺序类型的节点未连接   阻止。

     

警告:Xst:2677 - 顺序类型的节点未连接   阻止。

     

警告:Xst:2677 - 顺序类型的节点未连接   阻止。

     

警告:Xst:2677 - 顺序类型的节点cnt_15未连接   阻止SimpleDDS。

有人可以帮我解决这个警告吗?因为同样的原因,我无法运行ISim。

module test_SimpleDDs_v;

    // Inputs
    reg DAC_clk;

    // Outputs
    wire [9:0] DAC_data;

    // Instantiate the Unit Under Test (UUT)
    SimpleDDS uut (
        .DAC_clk(DAC_clk), 
        .DAC_data(DAC_data)
    );

    initial begin
        // Initialize Inputs
        DAC_clk = 0;

        // Wait 100 ns for global reset to finish
        #100;

        // Add stimulus here
        DAC_clk = ~ DAC_clk;
        #100;
        DAC_clk = ~ DAC_clk;
    end

endmodule

1 个答案:

答案 0 :(得分:0)

cnt[15:8]未使用。要消除这些警告消息,只需使用8位计数器。

reg [7:0] cnt;
always @(posedge DAC_clk) cnt <= cnt + 8'h1;
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