我是Verilog的新手,试图创建一个包含32位寄存器的寄存器文件。我能够正确地写入和读取所有内容,但是,第一个寄存器(将其命名为R0)位于地址5' b00000必须始终等于0且不得更改为随时。当在测试台上阅读时,当R0突然变为" xxxxxxxx"而不是0或00000000.其余的寄存器被正确读取。我可能在代码中做错了什么,这可能是什么解决方法?以下是代码:
module regfile (
clk,
nrst,
rd_addrA,
rd_addrB,
wr_addr,
wr_en,
wr_data,
rd_dataA,
rd_dataB
);
//Input and output ports
input wire clk;
input wire nrst;
input wire [4:0] rd_addrA;
input wire [4:0] rd_addrB;
input wire [4:0] wr_addr;
input wire wr_en;
input wire [31:0] wr_data;
output reg [31:0] rd_dataA;
output reg [31:0] rd_dataB;
reg [31:0] regfile[0:31];
integer i;
always @ (nrst)
begin: RESET
if(nrst == 0) begin
for(i = 0; i < 32; i++) begin
regfile[i] = 0;
end
end
end
always @(rd_addrA or rd_addrB)
begin: READ
if(rd_addrA) begin
case (rd_addrA)
5'b00000: rd_dataA = regfile[0];
5'b00001: rd_dataA = regfile[1];
5'b00010: rd_dataA = regfile[2];
5'b00011: rd_dataA = regfile[3];
5'b00100: rd_dataA = regfile[4];
5'b00101: rd_dataA = regfile[5];
5'b00110: rd_dataA = regfile[6];
5'b00111: rd_dataA = regfile[7];
5'b01000: rd_dataA = regfile[8];
5'b01001: rd_dataA = regfile[9];
5'b01010: rd_dataA = regfile[10];
5'b01011: rd_dataA = regfile[11];
5'b01100: rd_dataA = regfile[12];
5'b01101: rd_dataA = regfile[13];
5'b01110: rd_dataA = regfile[14];
5'b01111: rd_dataA = regfile[15];
5'b10000: rd_dataA = regfile[16];
5'b10001: rd_dataA = regfile[17];
5'b10010: rd_dataA = regfile[18];
5'b10011: rd_dataA = regfile[19];
5'b10100: rd_dataA = regfile[20];
5'b10101: rd_dataA = regfile[21];
5'b10110: rd_dataA = regfile[22];
5'b10111: rd_dataA = regfile[23];
5'b11000: rd_dataA = regfile[24];
5'b11001: rd_dataA = regfile[25];
5'b11010: rd_dataA = regfile[26];
5'b11011: rd_dataA = regfile[27];
5'b11100: rd_dataA = regfile[28];
5'b11101: rd_dataA = regfile[29];
5'b11110: rd_dataA = regfile[30];
5'b11111: rd_dataA = regfile[31];
default: rd_dataA = 16'hXXXX;
endcase
end
if(rd_addrB) begin
case (rd_addrB)
5'b00000: rd_dataB = regfile[0];
5'b00001: rd_dataB = regfile[1];
5'b00010: rd_dataB = regfile[2];
5'b00011: rd_dataB = regfile[3];
5'b00100: rd_dataB = regfile[4];
5'b00101: rd_dataB = regfile[5];
5'b00110: rd_dataB = regfile[6];
5'b00111: rd_dataB = regfile[7];
5'b01000: rd_dataB = regfile[8];
5'b01001: rd_dataB = regfile[9];
5'b01010: rd_dataB = regfile[10];
5'b01011: rd_dataB = regfile[11];
5'b01100: rd_dataB = regfile[12];
5'b01101: rd_dataB = regfile[13];
5'b01110: rd_dataB = regfile[14];
5'b01111: rd_dataB = regfile[15];
5'b10000: rd_dataB = regfile[16];
5'b10001: rd_dataB = regfile[17];
5'b10010: rd_dataB = regfile[18];
5'b10011: rd_dataB = regfile[19];
5'b10100: rd_dataB = regfile[20];
5'b10101: rd_dataB = regfile[21];
5'b10110: rd_dataB = regfile[22];
5'b10111: rd_dataB = regfile[23];
5'b11000: rd_dataB = regfile[24];
5'b11001: rd_dataB = regfile[25];
5'b11010: rd_dataB = regfile[26];
5'b11011: rd_dataB = regfile[27];
5'b11100: rd_dataB = regfile[28];
5'b11101: rd_dataB = regfile[29];
5'b11110: rd_dataB = regfile[30];
5'b11111: rd_dataB = regfile[31];
default: rd_dataB = 16'hXXXX;
endcase
end
end
always @ (posedge clk)
begin: WRITE
if(wr_en == 1'b1) begin
if(wr_addr != 5'd0) begin
regfile[wr_addr] = #1 wr_data;
//$display("%X", regfile[wr_addr]);
end
else begin
$display("R0: %X", regfile[wr_addr]);
end
end
end
endmodule
非常感谢你的帮助。
答案 0 :(得分:1)
if(rd_addrA)
被解释为if(rd_addrA>0)
。因此,阅读regfile[0]
无法访问。因为所有条目都有效,所以您不需要if语句。
与您的主要问题无关的其他问题:
您的代码无法合成,因为regfile
分配在两个不同的always块中。您需要将regfile
的重置和写入合并为一个始终块。 always @(posedge clk)
用于同步复位(重新开始用于FPGA)。 always @(posedge clk or negedge nrst)
用于异步复位(重新开始用于ASIC)。
在组合块中指定灵敏度是旧版本,仅适用于1995版。自2001年以来,自动选择性(always @*
或同义always @(*)
)是启动组合块的完美方式。自Verilog-1995以来,模块标题样式的建议也发生了变化,所以你也应该阅读它。 Verilog-1995风格仍然有效且受到支持;不再完善。
同步逻辑(也称为由时钟或锁存器使能分配的寄存器)应分配非阻塞分配(<=
)。如果不适当地使用阻塞和非阻塞分配,则RTL和门之间的行为失配匹配风险会更高。
您的案例陈述可以简化为一行:rd_dataA = regfile[rd_addrA];
。但请检查您的合成结果,因为与案例陈述相比,某些合成器不会优化此样式。