systemVerilog - 如何定义具有多种类型的数组

Question

我有一个名为“rand_arr”的数组 我有一个名为rand_arr的数组，它应该包含来自不同类型的各种值。 我调用以下随机函数来随机化数组中的值：

   function int my_randomize(int seed);
      int temp, success
      for (i = 0; i < rand_arr.size(); i++)
    begin
       temp = (($urandom(seed)) + 1);
       rand_arr[i] = temp - 1;
       suceess = (temp && suceess);
    end
      if(suceess == 0)
    return 0;
      else
    return 1;
   endfunction: my_randomize

有没有办法在系统verilog中定义这样的数组？