注册加载时不应该

时间:2016-11-18 16:44:22

标签: vhdl

所以,我的寄存器有同步加载(e_inter(4))和复位信号:

--Register Rx2
process (clk)
begin
    if clk'event and clk = '1'then
        if reset = '1' then
            Rx2 <= X"00000000";
        elsif e_inter(4) = '1'then
            Rx2 <= mul1;
        end if;
    end if;
end process;

问题是,即使我总是设置e_inter(4) = '0',寄存器仍会将mul1的值加载到Rx2。我可以在模拟中看到e_inter(4) = '0',并且当时钟的上升沿到来时它会Rx2 <= mul1。有什么想法吗?

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