系统Verilog中的惯性延迟

Question

我在以下代码中使用系统verilog中的惯性延迟，主要是过滤毛刺

逻辑y; wire y_filter;

分配＃10us y_filter = y;

我的问题是，对于前10us，y_filter位于＆＃39; X＆＃39;。

是否有一种简单的方法可以在0处初始化信号？

谢谢， 亚历山德罗

Answer 1

您可以使用force语句在时间0强制y_filter为0，然后在10us之后强制release。您需要确保该版本与连续assign语句中的任何计划更改不一致，以防止出现其他故障。