接口单元不支持系统verilog

Question

我在尝试编译某些文件时遇到此错误。

错误 - [NYI-NS]尚未实施   目前尚不支持以下功能：更换接口单元   尚未支持的逻辑库

我的档案： monitor_interface.sv

interface monitor_if(
input logic a,
input logic b
);
endinterface

bind TB monitor_if
mon_if1(
...
);

文件2（具有“包括monitor_interface.sv”）

virtual monitor_if if1;
//passes this interface to another module. 

我不明白发生了什么。任何指针都将非常感激。

[编辑] top.sv

virtual monitor_interface monitor_if;
initial begin
 ... 
end
monitor mon1(monitor_if);

monitor.sv：

module monitor (monitor_if);

Answer 1

A＆＃34;尚未实施＆＃34;消息通常意味着该工具会识别您要执行的操作，但不支持它，很可能与绑定构造有关。你应该得到一个指向确切位置的行号。

绑定语句是否在另一个模块中？或任何结构之外。

问题也可能是你在某个地方犯了错误，编译器做了最好的理解，但它给你一个无关的错误。 `include声明在哪里？