在条件失败的情况下，是否有特定的方法来停止测试/模拟？

Question

我希望在条件失败的情况下测试将停止。 我使用了UVM_ERROR，但这只会产生短信。 除了文本消息之外，还有一种特定的方法可以在条件失败的情况下停止测试/模拟（类似于systemVerilog中的断言）吗？

Answer 1

在模拟器命令行上添加+UVM_MAX_QUIT_COUNT=1运行时选项。这将在第一个UVM_ERROR之后结束模拟。