Question

Chisel是否支持设计中的多个时钟？如果我想实现一个异步fifo，那怎么会在Chisel中做这个呢？

Answer 1

是Chisel支持设计中的多个时钟。如果你想使用异步fifo，你可以导入模块ChiselUtil，它包含一个异步fifo： https://github.com/ucb-bar/chisel/blob/master/src/main/scala/ChiselUtil.scala#L599

要更改寄存器的时钟域，请使用Reg（）的参数时钟：

val s1 = Reg(init = UInt(0), clock = clockB)

请参阅tutorial第16章中的更多信息。