需要Verilog帮助。意外的输出

Question

module hi (
input wire clk,
output wire [6:0] a
);

wire [7:0] b; 
assign b= 8'd24;
assign a[6:0]   = b[7:1];

initial $display ("%d", a);

endmodule

我得到一个高阻抗'z'输出。我哪里错了？

Answer 1

您没有给assign语句提供在线路上传播值的机会。首先执行initial块。在$display之前添加延迟，或使用$strobe。