SystemVerilog是否支持嵌套包？

Question

我有一个工具可以生成.sv RAL文件，以便在UVM测试平台中使用。问题是该文件将寄存器块创建为包。我的问题是，对于我的测试平台，我想导入多个.sv RAL文件（代表不同的reg块）。

为此，我想创建一个包 all_my_regs_pkg.sv ，并将其他包包含在此包中。我收到编译错误并查看它，看起来似乎不支持SystemVerilog中的嵌套包。

当我想使用它们时，我是否需要手动导入每个reg块包？我想我可以使用导入创建一个文件，只是“包含它”，但这是唯一的方法吗？

Answer 1

SystemVerilog不允许嵌套包声明。您要做的最好的事情是定义一个文件，该文件是包导入语句的列表，并且用户`include需要该文件。

这是另一个SV功能，允许您链接包导入，但您必须显式export一个符号，您导入到要由下一个包导入的包中。请参阅1800-2012 LRM中 26.6从包中导出导入的名称部分