我正在尝试实现流水线缓存访问作为优化技术，以增加我的I-cache（一个L-1缓存）的缓存带宽。我需要在verilog中这样做。高速缓存大小为64 KB，双向关联，块大小为4个字。
我仍然不清楚流水线缓存访问是如何工作的。如果可以在理论上给出任何解释或提供任何链接以便更好地理解，将会非常有用。我已经在网上研究了，找不到任何好读。我想知道流水线缓存访问的两个阶段是什么？它如何提高带宽？
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您可以查看以下链接 https://courses.cs.washington.edu/courses/csep548/06au/lectures/cacheAdv.pdf
搜索Pipelined Cache，希望您能获得所需的信息。 几个更新 -
使用流水线缓存的基本思想是增加吞吐量。 2阶段管道将用于执行以下任务 - 索引缓存 标签检查＆amp;命中/错过逻辑 数据传输回CPU
根据关键路径，您可以决定哪个管道阶段执行哪些操作。